HW-V5-ML501-UNI-G【PDF 21/42 页】EVALUATION PLATFORM VIRTEX-5

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R

Table 1-9:

Expansion I/O Differential Connections (J4)

Detailed Description

J4 Differential Pin Pair

Schematic Net Name

FPGA Pin

Pos

4

8

12

16

20

24

28

32

36

40

44

48

52

56

60

64

Neg

2

6

10

14

18

22

26

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42

46

50

54

58

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Pos

HDR2_4

HDR2_8

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Neg

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Pos

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P23

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Neg

F25

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G22

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J26

R23

N21

U26

K22

H26

L19

N23

G25

M19

J24

P20

ML501 Evaluation Platform

UG226 (v1.4) August 24, 2009

21

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